你不能弄清楚这是一个噩梦或只是一个梦想。你迈向一个大型的自动扶梯滑翔下来,地下空间。所有你看到的是黑色和白色,好像颜色已经被逐出了大楼。尽管你的疑虑,电梯送你到单色泥沼。并肩适合解释彩色赤字。交互是正式的、甚至呆板。片段范围从平庸到神秘的笑话。你是否可以把一个令人信服的贡献到任何的对话,你是否真的属于这里。你捏自己;你试图摇醒自己。 And you realize… it’s not a bad dream. It’s not a dream at all. It’s ISSCC, one of the least commercial of conferences for chip makers. You’re in a foyer full of engineers on a coffee break between sessions. Not a logo or company banner in sight. Marketing dudes not welcome. It’s about substance, not style. Go technical or go home.
有趣的是,第一印象,你会认为出勤人数翻阅他们的鼻子在经济。低语的数字,实际上,,但你不知道,如果你发现在休息。释放他们的会议室,成群的类型了旧金山的techie-est人行道半径内的几个街区的会议场所。
globalfoundries会话往往从深远的通用技术到非常具体的讨论狭窄的问题。我倾向于关注更广泛的技术演示,和那些通常体现的技术领先产品:处理器和内存。实际上有一个技术领先的产品细分,无处可寻的官方名单:fpga。FPGA制造商派代表和可能受益于报告的工作,但没有会议致力于FPGA,没有论文相关FPGA(我可以分辨,无论如何)。乍一看,这似乎是一个明显的结果的双头垄断业务;阿尔特拉和Xilinx只会分享彼此的秘密,如果他们。是的,还有其他的FPGA供应商,不,我的目的不是使平凡,但他们的贡献将是更多的零星的;至少,今年他们有什么要说的。
你认为可能是Intel和AMD的情况相同,但都有一个出席globalfoundries。尤其是英特尔,通常是将课程作出重大贡献。过去的几年,他们有两个主处理器会话演讲:他们现在一个芯片在更高的层面,紧随其后的是一个更详细的。所以,某种程度上,即使不那么均衡的垄断,他们仍然想办法。
虽然会议演示了许多工作的目标和利益,没有一个主题伸出超过功率降低。每个人都似乎自己关注的能源法案。是否这意味着处理有功功率时,泄漏电流,或不活跃的部分电路,大多数电路创新提出了根据他们的权力影响立即作为主要或次要的考虑因素:他们减少权力或他们没有力量明显增加。
英特尔的主处理器会话出现大量的攻击方式在他们的新45 nm制程2.3 -billion-transistor Xeon的庞然大物。使用high-κ闸极介电层减少n沟道漏电和p沟道漏电20倍1000倍。时钟控制被广泛使用,和权力禁用堆芯功率降低了40倍,缓存能力83%。注意,对于缓存,这是由于降低了VDD从0.9到0.35 V V,比刚刚在“睡眠”模式,把它归结为约0.75 V电压和功率只会减少35%。核和缓存关闭时,他们所谓的“涡轮增压(高速)运行模式”,否则一些保存权力核心仍在使用,提供一个更好的能力/性能点。一个电检测器也可以告诉时未使用哪些端口芯片启动,节省2 w /端口关闭空闲端口上的锁相环。
关闭部分电路的能力需要功率控制,这是重要的对于这种性质的芯片,在电源噪声由于电力不足接吻或电阻控制晶体管可以杀死的性能。接吻是通过把它放在最上面的图层,使图层比其他金属层厚十倍。怪物控制晶体管,用于每个核心,并通过它所有的核心的力量流,有一个门的长度约1.5米——每一个——减少阻力和压降。
英特尔电力在新32纳米SRAM技术减少了建筑处于保留状态期间,他们bitline漂浮pre-charge和数组wordline供应后放到一个“睡眠”状态。有睡觉的SRAM阵列声音致命的易失性存储器技术,但是,与Xeon处理器的缓存一样,这不是一个断电:它是一个省电。他们提供了一个从VDD一个监管"持有" V的电压低于DD当进入睡眠模式。自动会发生这种转变,数组的内部电压慢慢飘到电压。浮动bitline减少子数组泄漏18%;数组睡眠模式降低了23%;和wordline进一步减少了15%。合并后的总泄漏减少58%。
与此同时,东芝公司采取了不同的供电方式,和不同的原因。目标是减少细胞的大小通过使用一个较小的通道面积比缩放所允许的。为了做到这一点,他们使用一个双重供应:高电压对数组和wordline逻辑和bitline和更低的电压。这可能听起来简单,但这是一个微妙的平衡。他们必须小心wordline司机:如果太弱,他们会写失败因为他们无法让细胞。另一方面,如果太强大了,他们可能会无意中翻在编写额外的细胞,造成打扰失败。所以他们实际上有一个可编程wordline司机,他们可以调整设置驱动器在正确的范围内。结果,他们最终与细胞大小小于10%比例的趋势预测。
在非易失性空间,东京大学和东芝采取了不同的方法来提供电力的NAND闪存的逻辑。NVMs艰难的事情是,他们通常需要更高的电压比系统中可用的编程。年已经过去很久了,当你可以问系统设计者提供一个单独的12 -或20-V供应。现在芯片上完成,传统的电荷泵。但被抽出的电压不断下降,这与VDD1.8 V,电荷泵可以使用更多的能量比内存核心。他们通过消除电荷泵解决了这个问题,代之以提高转换器和一个自适应控制器。大多数这样的转换器有固定的工作周期,要么泵迅速,与太大一步调整好层次,或者泵使用细层次,达到电压的时间太长了。相反,他们使用一个变量方法和三种不同DC /频率范围,这样你很快开始,与粗糙的跳跃,然后过渡到更精细和更精细的层次;就像改变砂纸细粒度方法所需的平滑。从电荷泵转向的结果boost变换器总功率低68%。
这项工作是一个3 d SSD,这是由DRAM层,几个NAND闪存层,然后NAND闪存控制器层之上。通常,每个NAND闪存层会有自己的电荷泵。但通过切换提高转换器,从每个Flash层电荷泵被淘汰(减少模具大小和权力),和转换器控制器层,添加了一个螺旋电感。
三星提出了一些DRAM的工作涉及four-die堆栈。为了隔离内部公交车从I / O负载,使用单独的缓冲和控制逻辑的骰子,叫做主死;另一个骰子骰子被称为奴隶,和他们没有直接对话。这种安排进一步减少权力由于电路不需要奴隶;提高性能,因为奴隶不需要外部I / o驱动。总的来说,他们得到了一个减少50%的备用电源,在有功功率减少了70%。
这个3 d DRAM芯片建成使用TSV技术为了连接不同的DRAM层。这样的联系,当然,构成另一层次的互连,特别关注的力量。所以添加了一组额外的边缘垫控制电源噪声。他们还使用冗余通过提高产量。传统方法通过冗余分配给定数量的“正常”的通过,再加上一些冗余的可以交换。然而,让这个有效所需的路由可以成为一个挑战。相反,三星并没有区分正常和冗余通过;通过失败,如果一个邻国可以交换,通过一个转移一个在旁边。这对更少的路由提供更大的灵活性。生产收益率在98%左右,而不是多出15%的典型quad-die包(QDP)产量。
当然,这些亮点,只有表面划痕的可用的一周。你甚至可以惊奇等不同寻常的表现在一篇关于body-coupled沟通——是的,你太,和所有你的内脏,可以成为最新的通信网络的一部分。谈论更多的社交…发生了什么——或者购买,可以找到globalfoundries网页。
