如今，SRAM无处不在，主要是以嵌入式形式。随着内存变得相对更便宜或更密集，将大量内存打包到soc中变得更加可取。
但是让我们面对它:标准的sram是字节的痛苦。它们很大，每存储1比特内存需要6个(甚至8个)晶体管。相对而言，他们是能源大户。那么我们为什么这么爱它们呢?当然，因为它们速度很快。
6T SRAM比特单元已经成为标准价格很多年了，远远超过了其他类型的电路。这是第一批在新技术上得到验证的电池之一，它是手工绘制的，允许违反许多其他电路必须遵守的规则，并进行了详尽的测试，以证明它在所有角落都能工作——尽管违反了规则。然后铸造厂小心翼翼地守护着它。
但是在我们放置6T静态存储器的底座上出现了一些裂缝。我们见过一个例子来自芝诺的1-T存储器在年初的时候。从那以后，有了更多的抱怨。因此，今天我们来看看两种不同于标准的偏差，它们彼此非常不同，但都试图解决我们必须面对的一些限制，以便在我们的系统中获得SRAM速度。
打破位行
我们从一家名为SureCore的SRAM IP公司开始。他们的目标是减少权力，特别是动态权力。是的，他们也想减少静电功率，但这很大程度上是泄漏的作用，这很大程度上是底层技术的作用——这是SureCore无法控制的。所以他们采用动态功率降低。
他们有一些关于低功率位元的想法，但他们普遍担心的是晶圆厂不喜欢摆弄他们花了这么多时间和精力的位元。目前还不清楚他们是否会从这个角度出发，但他们的主要目标是不去管比特单元，而是专注于架构。特别地，他们发现位线是能量消耗的主要参与者。所以他们做了一个改变，就像任何改进一样，涉及到权衡，但是他们说，内存的动态功率减少了50%。
提醒一下，位行是内存数组的输出(但不是整个内存)。地址或多或少是输入，该地址的大部分驱动单词line——也就是说，数组的行。位行就是列，尽管总体内存的列通常比输出多，所以位行必须被混合到输出中，而地址的剩余部分(不用于行地址的位)驱动这些互斥器。作为参考，下面显示了一个超抽象数组，位行上有2:1的mux——也就是说，地址的一位决定将读取哪位行。(请注意“SA”代表“sense amp”。)
SureCore所做的改变是大幅降低位线。问题是，就其本身而言，这种位行简化不够强大，不足以驱动后续电路(至少在任何性能方面都不行)。所以他们增加了第二个级，作为一个更高的位线，除了他们把第二个级分成32位(或64位-你的选择)段。每一个都比一个完整的位线快得多，而且它有能力驱动信号。但是，由于第二阶段没有沿着连接到位单元的长线路的电容拖曳，所以它的速度更快，功耗更低。
事实上，在我进一步的超级抽象的演示中(下面)，这种安排就像真正的位行被馈送到行地址馈送的demux中。除了5个(或6个)行地址位外，所有行的地址位都将选择一行作为输出。它可能看起来很奇怪，有一个demux，然后紧接着一个mux，以相同的方式解码;重点是增加动力。(需要明确的是，这是我的抽象，不要假设他们的实际实现看起来就像这样-我不知道他们的电路。)
这种节能的代价是在最高可能的速度上降低20-30%，内存大小增加5-10%。它可用于40ULP和28 FD-SOI工艺。
静态内存使用动态内存
SRAM的下一个新变化是令人惊讶的:用动态位元取代静态位元。我打赌你没料到会这样。这是Mentor Graphics的coolSRAM-1T方法。
但事情是这样的:他们没有使用可以插入CMOS工艺的常规DRAM工艺模块，而是只使用标准CMOS工艺-不需要新的模块。这将意味着没有垂直晶体管或埋字线或MESH(额外的机械支持)并发症。它也像SRAM一样工作-没有RAS/CAS的废话。
基本操作保留了DRAM的一些特征。传感是通过电荷共享完成的:读取时，位线预充到VDD的一半。然后选择单元，位线浮动或高或低，这取决于电荷是否流入或流出存储电容器。
当然，就像使用DRAM一样，这是一个破坏性的读取，因此读取之后必须进行回写。回写发生在感知后，通过移动位线完全摆动来恢复读取过程中丢失(或获得)的电荷。
然后是刷新，在大多数情况下，它需要看起来像标准的DRAM刷新。
他们选用的晶体管是厚氧化物晶体管。这种晶体管通常用于必须在比核心更高电压下工作的I/ o，在节点之间进行调优以提供类似的性能。在位单元中使用，如果需要，它允许更高的电压。它也可以用于电容器，但对于激进的节点，他们选择使用金属帽代替。
然而，他们并不是用两层金属(MOM)来制造盖子;相反，他们使用“边缘”电容:在单层金属上金属线之间的相互电容。由于该尺寸是由光刻技术控制的，他们说这比金属-n-金属-n+1帽更容易稳定地构建。
鉴于大多数现代电路都有一个内部V，似乎有几种工作电压可供选择DD和一个外VI / O．阵列和感应放大器都可以在任何电压下运行。使用更高的电压可以提供更好的性能和更强的信号，但代价是消耗更多的功率。
存储器中更高的电压也意味着需要电平移位器，因为芯片的其余部分将以V电压运行DD．可能的组合是:
- V点数组DD，在V处感应安培DD．接口直接到芯片的其余部分，其中使用VDD，因此不需要电平转换器。
- V点数组I / O，在V处感应安培DD．在阵列和感应放大器之间需要电平移位器。传感放大器直接驱动电路的其余部分。
- V点数组I / O，在V处感应安培I / O．在这里，电平移位器需要在感应安培的输出，以允许接口与芯片的低电压其余部分。
由于涉及更多的读方案-包括回写和预收费，对给定银行的访问时间是有限的。但是有可能(甚至推荐)构建整个内存架构，以便从相邻的银行读取连续爆发中的连续读取-交错是一种经过验证的将数据分条到内存的方法。这允许更快的时钟，因为当一个银行正在进行读后清理时，另一个银行可能正在忙于交付输出。
这就是SRAM世界正在被搅动的两种方式。似乎这里有很多关注，所以我们会密切关注这个主题的更多变化。
更多信息:
你怎么看待SureCore和Mentor SRAM的创新?