加利福尼亚州圣何塞，2021年10月27日- Cadence Design Systems, Inc. (Nasdaq: CDNS)今天宣布立即提供Cadence®IP，支持TSMC N5工艺上的PCI Express®(PCIe®)6.0规范。Cadence IP for PCIe 6.0由高性能基于dsp的PHY和功能丰富的配套控制器组成，可为超大规模计算和5G通信中的下一代应用(包括网络、新兴内存和存储)提供优化的性能和吞吐量。Cadence IP for PCIe 6.0的早期采用者现在可以访问设计工具包了。
来自Cadence的5nm PCIe 6.0 PHY测试芯片硅在所有PCIe速率下都表现出优异的电性能。PAM4/NRZ双模发射机提供了最佳的信号完整性、对称性和线性度，抖动极低。基于dsp的接收机表现出强大的数据恢复能力，同时能够承受严重的信号损伤和超过35dB的信道损耗，速度为64GT/s。此外，PHY中先进的DSP核心提供了连续的背景适应，以监测和补偿由环境因素引起的信号波动，从而提高了可靠性。
用于PCIe 6.0的Cadence控制器IP旨在提供最高的链路吞吐量和利用率，同时以极低的延迟运行。高度可扩展的多包处理架构支持高达1024位宽的x16配置数据路径，同时在1GHz工作，以实现128Gbps的最大聚合带宽。功能丰富的控制器IP支持所有新的PCIe 6.0功能，包括PAM4信令，前向纠错(FEC)， FLIT编码和L0p电源状态，同时保持完全向后兼容。
2021年7月，TSMC N5上封装了PCIe 6.0子系统测试芯片。该子系统测试芯片集成了第二代功耗、性能和面积优化的PCIe 6.0 PHY和PCIe 6.0控制器。该子系统测试芯片使Cadence能够进行验证
PCIe 6.0 PHY和控制器的系统级功能，并执行严格的合规性和压力测试，以确保通用互操作性和可靠性。
台积电设计基础设施管理部副总裁Suk Lee表示:“我们与我们长期的生态系统合作伙伴Cadence密切合作，使下一代设计受益于我们先进技术的显著功率、性能和面积改进。”“这次合作将Cadence领先的IP解决方案与台积电的5nm技术相结合，将帮助我们的共同客户满足最具挑战性的电源和性能要求，并迅速推出差异化的产品创新。”
Cadence公司副总裁兼IP集团总经理Sanjive Agarwala表示:“早期采采者已经开始探索新的PCIe6规范，我们期待看到他们通过台积电和Cadence技术取得积极成果。”“自2019年推出第一代112G-LR SerDes IP以来，我们一直在部署基于PAM4的IP，我们在PAM4技术方面的丰富专业知识，加上我们与台积电的密切合作，为我们PCIe6产品的成功提供了坚实的基础。”
用于PCIe 6.0规范的Cadence IP支持该公司的智能系统设计™策略，从而实现卓越的SoC设计。Cadence针对台积电先进工艺的全面设计IP解决方案组合还包括112G, 56G，模对模(D2D)和先进内存IP解决方案。有关Cadence IP For PCIe 6.0规范的更多信息，请访问www.cadence.com/go/pcie6pr。
关于节奏
Cadence是电子设计领域的关键领导者，拥有30多年的计算软件专业知识。该公司应用其底层智能系统设计策略，提供软件、硬件和IP，将设计概念变为现实。Cadence的客户是世界上最具创新精神的公司，为最具活力的市场应用提供从芯片到电路板到系统的卓越电子产品，包括消费、超大规模计算、5G通信、汽车、移动、航空航天、工业和医疗保健。《财富》杂志连续七年将Cadence评为最适合工作的100家公司之一。更多信息请访问cadence.com。
