Imperas软件有限公司作为RISC-V仿真解决方案的领导者，ImperasDV今天宣布了最新的更新，以支持RISC-V验证的快速增长，因为开发人员可以扩展到已有的和新兴的应用程序，并基于RISC-V的灵活性进行新的设计创新。ImperasDV是RISC-V处理器验证的集成解决方案，支持RTL错误检测和分析，当与领先的EDA SystemVerilog环境(Cadence, Siemens EDA和Synopsys)的设计流程集成相结合时。
验证IP - SystemVerilog功能覆盖库:riscvISACOV
设计验证(Design Verification, DV)团队使用覆盖分析作为完成验证计划的进度的关键度量。对于RISC-V的开放标准规范，覆盖库可以仅基于规范定义进行配置。然而，由于特权模式、中断和动态影响，处理器有许多复杂的状态，覆盖库需要考虑处理器的完整操作行为，而不仅仅是块级功能单元。ImperasDV验证IP选项已经扩展到包括riscvISACOV，一组SystemVerilog源函数覆盖库，用于所有已批准的指令扩展，以及在验证期间与异步事件的影响一起使用的特权模式库的第一个版本。看到https://github.com/riscv-
验证IP -测试套件
最新的ImperasDV更新包括架构验证测试套件，这对于RISC V开发人员来说非常重要，可以确保硬件实现符合支持RISC-V的软件生态系统的期望。ImperasDV验证IP选项已经扩展到包括RV32E、RV64E、Zc和Zmmul规范的架构验证测试套件。看到https://github.com/riscv-
RISC-V对SoC验证的影响
目前的SoC设计验证(DV)方法是基于已建立的标准，如UVM(通用验证方法)和在SystemVerilog中实现的测试平台。然而，SoC验证传统上是基于来自主流供应商的“已知良好”处理器IP核的原则。RISC-V是一个开放标准ISA(指令集体系结构)，开发人员可以为目标应用程序设计优化的处理器，同时保持关键的兼容性，以利用软件生态系统。在使用点验证RISC-V处理器代表了一代人在验证责任上的最大转变。随着RISC-V设计的灵活性，所有选择探索这些新的设计自由的采用者也将需要面对高质量处理器验证的挑战。
RISC-V验证
作为一种开放标准ISA, RISC-V对于希望为传统和新兴应用优化处理器的开发人员来说是一个自然的选择。RISC-V规范基于具有许多标准扩展的模块化框架，每个扩展都具有重要的选项和配置灵活性。RISC-V的所有设计灵活性都增加了对广泛验证计划的要求，包括带有异步事件的全动态操作和操作的调试模式。这一新趋势凸显了整个行业对能够支持不断增长的RISC-V验证生态系统的标准和方法的需求。
RVVI (RISC-V验证接口)
为了帮助利用验证IP和测试基础设施的投资，新的开放标准RVVI (RISC-V验证接口)已经被许多商业开发人员和开源项目所采用，例如具有CORE-V IP核路线图的OpenHW项目。RVVI为测试平台的关键组件提供了一种通用的方法，以连接RTL指令跟踪和参考模型，以完全支持“锁定-步骤-比较”验证方法。RVVI的灵活性支持所有的RISC-V规范和特性，并且可以通过增加权限模式、向量扩展、乱序管道、多线程、多hart、多issue以及用户自定义指令和扩展的设计能力级别来采用。RVVI支持RISC-V的创新，具有验证IP和重用所需的灵活性，因为DV团队扩大规模以支持RISC-V验证项目的快速增长。看到https://github.com/riscv-
“RISC-V在设计灵活性方面提供了新的自由，这推动了半导体行业几乎所有细分市场的新一波创新。Imperas Software Ltd .销售副总裁Larry Lapides．“这使得开发具有特定领域优化功能的定制处理器的团队重新崛起，当他们接受RISC-V处理器验证的挑战时，我们正在经历一场巨大的势头转变，因为新的和成熟的开发团队都在处理器验证上投入了大量的时间、精力和资源。验证正在成为高质量工具提供商解决RISC-V开发团队需求的黄金机会。”
“通过专业验证团队的努力，以及UVM和SystemVerilog等标准，SoC验证现在是一个‘已解决的问题’，”他说Simon Davidmann, Imperas Software Ltd .首席执行官．“随着SoC开发人员接受RISC-V的自由，基于UVM和SystemVerilog的既定流程的验证解决方案和方法使SoC DV团队能够扩展到RISC-V处理器验证的复杂性。ImperasDV提供了从已建立的SoC技术到RISC-V验证的新挑战的路径。对于任何解决方案来说，一个明确的必备条件是一个完整的设计流程，与三大EDA环境完全兼容，以保持效率和吞吐量，因为行业将越来越复杂的设计毫不延迟地推向市场。”
可用性
的ImperasDVRISC-V处理器验证技术已经在许多主要客户中得到积极应用，其中一些客户已经拥有可用的硅原型，目前正在进行第二代设计。这些客户、合作伙伴和用户跨越了从开源到商业的RISC-V采用者的广度;研究转向工业;从微控制器到高性能计算。其中的一个选择示例包括-Codasip, Dolphin Design, EM微电子(Swatch)， Cobham Gaisler, Intrinsix, NSITEXE (Denso)， Nvidia Networking (Mellanox)， NXP, OpenHW Group, MIPS, Seagate Technology, Silicon Labs和Valtrix Systems，以及许多尚未公开的信息。ImperasDV现已可用，更多细节可在Imperas.com/ImperasDV．
免费的riscvOVPsimPlus包括Imperas RISC-V参考模型、最新的测试套件和指令覆盖分析，包括最新的RISC-V批准规范的更新，现在可以在OVPworld上获得www.OVPworld.org/
2022年RISC-V峰会
Imperas很荣幸成为2022年12月12日至15日在加利福尼亚州圣何塞举行的第五届RISC-V年度峰会的钻石赞助商。Imperas将展示RISC-V处理器验证、定制指令设计流程和软件开发的解决方案，包括RISC-V处理器验证的主题演讲和许多其他活动。
如需更多信息，请访问2022年RISC-V峰会．
对治之
Imperas是RISC-V处理器模型、硬件设计验证解决方案和软件仿真虚拟原型的领先提供商。Imperas与开放虚拟平台(OVP)一起，促进了一系列处理器、IP供应商、CPU架构、系统IP和处理器和系统的参考平台模型的开源模型可用性，从简单的单核裸金属平台到启动SMP Linux的全异构多核系统。所有型号都可从Imperas在www.imperas.com和开放虚拟平台(OVP)的网站。
有关Imperas的更多信息，请参见www.imperas.com．跟随ImperasLinkedIn，推特@ImperasSoftware和YouTube．
