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通过方法提高生产力:Aldec将UVM生成器添加到Riviera-PRO™Plus更新其OSVVM和UVVM库

亨德森,NV - 2021年11月16日-Aldec公司。是混合HDL语言模拟和FPGA, ASIC和SoC设计硬件辅助验证的先驱,已在Riviera-PRO™中添加了自动UVM生成器功能。这一新增功能有望极大地提高Riviera-PRO用户利用通用验证方法的效率,该方法包含了关于验证测试平台创建和重用的指导。

Riviera-PRO的新功能自动为任何用VHDL或Verilog编写的待测设计(DUT)创建UVM测试平台(在SystemVerilog中,该语言是方法论的基础)。它还创建了UVM代码的框架;其中包含注释,指示必须用特定于设计的代码手动填充的位置。与SystemVerilog源文件一起,UVM Generator自动创建用于控制模拟过程的TCL宏。用户可以从库中选择DUT,也可以从头开始新的设计。

UVM生成的代码还可以显示在Riviera-PRO的UVM图形窗口中,这是一个现有的和受用户欢迎的功能,可以更好地可视化分层UVM组件、属性、连接和数据流——所有这些都极大地有助于调试。

Aldec SW产品经理Sunil Sahoo评论道:“虽然UVM不是唯一可用的验证方法,但它肯定是最受欢迎的方法之一——尤其是自2017年IEEE标准化以来。”

Aldec还将Riviera-PRO中的开源VHDL验证方法(OSVVM,该公司在创建方法中发挥了重要作用)库更新到2021.06版本。此外,该工具的通用VHDL验证方法(UVVM)实用程序(uvvm_util)和VHDL验证组件框架(uvvm_vvc_framework)库已更新到v2021.05.26版本。

Sahoo总结道:“在Aldec,我们致力于帮助我们的EDA解决方案的用户从他们选择的验证方法中获得尽可能多的信息,使他们更有效率,节省时间,并增强他们对设计的信心。”

Riviera-PRO 2021.10现已上市下载和评估。

关于Riviera-PRO™

Riviera-PRO™满足工程师制作未来尖端FPGA和SoC设备的验证需求。该工具通过结合高性能仿真引擎、不同抽象级别的高级调试功能以及对最新语言和验证库标准的支持,实现了最终的测试台生产力、可重用性和自动化。

关于Aldec
Aldec成立于1984年,是电子设计验证的行业领导者,并提供专利技术套件,包括:RTL设计,RTL模拟器,硬件辅助验证,SoC和ASIC原型,设计规则检查,CDC验证,IP核,高性能计算平台,嵌入式开发系统,需求生命周期管理,DO-254功能验证和军事/航空航天解决方案。www.aldec.com

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