Synopsys在TSMC N3E工艺上成功实现UCIe PHY IP带出，加速了多模制程设计
随着Synopsys和台积电合作在台积电先进的FinFET工艺上提供高质量的IP, Synopsys宣布在台积电N3E工艺上成功带出Universal Chiplet Interconnect Express™(UCIe™)PHY IP。UCIe IP是多模系统的关键元素，使设计人员能够在封装中实现安全可靠的模对模连接，同时提供高带宽、低功耗和低延迟。
台积电设计基础设施管理部门负责人Dan Kochpatcharin表示:“台积电与Synopsys密切合作，推动半导体进步，为广泛应用的复杂新电子产品铺平道路。”“Synopsys UCIe PHY IP在我们最先进的N3E工艺上的封装是我们长期合作的最新里程碑，帮助设计团队实现多模具系统的关键优势。在台积电N3E制程中开发的UCIe PHY IP支持使用台积电3DFabric™的3D IC设计，这是我们全面的3D硅堆叠和先进封装技术家族。”
UCIe联盟主席Debendra Das Sharma博士表示:“随着多晶片系统进入半导体世界的主流，UCIe技术将在其成功中发挥不可或缺的作用。”UCIe联盟负责监督该标准的发展和演变。“我们很高兴看到我们的成员开发的解决方案将有助于推动标准的采用，并创建一个强大的死到死连接解决方案。”
多模具系统——异构模具或芯片的集成——是日益增长的系统性和可扩展性复杂性的答案，这些复杂性威胁着遏制高性能计算(HPC)、人工智能和汽车等应用程序的变革前景。通过将多个模具集成在一个封装中，设计师可以有效地交付具有前所未有功能的创新产品，重用经过验证的模具以降低风险，加快上市时间，并快速创建具有优化系统功率和性能的新产品变体。从先进封装的出现到基于标准的IP的可用性，以及为此类架构优化的芯片设计和验证工具流程，各种因素融合在一起，简化了多芯片系统的开发。
2023年将是多芯片系统的大年，因为对这种类型架构的需求增加，而支持它的生态系统将继续增长和成熟。Synopsys与生态系统紧密合作，提供了一个全面的解决方案，包括IP和EDA工具，以简化这些系统的开发。
互操作性的基石
什么区别UCIe从其他新兴的模对模规范来看，它为模对模互连定义了一个完整的堆栈。这确保了兼容设备的互操作性。该标准提供了非常引人注目的性能指标，并支持高级封装(硅中间层、硅桥和RDL扇出)以及标准封装(有机衬底和层压)。在UCIe所覆盖的三个堆栈层中，PHY层为封装介质提供电接口。
对于单片soc，设计过程传统上是顺序的，从IP到芯片到封装。在多模系统世界中，一个整体的方法是必要的，以解决所有的相互依赖性。换句话说，在模具界面的设计和它将被使用的封装之间有非常密切的关联。Synopsys UCIe PHY IP具有灵活的架构，支持先进和标准的封装技术，提供高达5Tbps/mm的带宽效率。这是完整UCIe解决方案包括控制器IP和校验IP。Synopsys UCIe Controller IP支持流行的协议，如PCI Express和CXL，并通过流协议实现安全、低延迟的NoC-to-NoC链路。Synopsys UCIe验证方案，验证IP,交易人用于仿真和硬件辅助平台，包括Synopsys ZeBu®仿真系统而且Synopsys HAPS®原型解决方案，有助于加快ucie互联系统的验证关闭。
UCIe PHY IP是与简介3DIC编译器平台提供了一个专用的实现，为2.5D异构集成自动化UCIe路由，加快生产力。
作为UCIe联盟的成员，Synopsys与其他行业领导者一起为规范的发展做出了贡献。我们在多模系统架构方面的专业知识通过我们的综合多模系统解决方案，旨在加速异质模具的集成。Synopsys继续与台积电合作，将我们的UCIe IP用于其他工艺节点和封装技术，并与其他主要晶圆代工厂进行类似的努力。我们的知识产权组合提供了一个全套完整的IP解决方案，包括112G XSR控制器和PHY IP和高级接口总线(AIB) PHY IP。
驱动多模系统成功
计算需求旺盛的应用正在推动对单片soc的需求，但这些设备正在达到可制造性的极限。多模系统提供了一种解决方案，提供了加速的、具有成本效益的系统功能扩展，同时降低了风险、上市时间和系统功率。我们的雷达上有几十个多模系统设计，很明显，这种架构正在迅速成为首选架构，特别是对于设计HPC、超大规模数据中心、高度自动化车辆和移动设备的团队来说。
UCIe是众多先进技术之一，为多模系统提供了基础。通过确保互操作性，UCIe随时准备为真正开放的多芯片生态系统铺平更平坦的道路。
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