你的新“超能力”:看穿“交接墙”，在早期RTL上实现PPA见解
对于寄存器传输级(RTL)设计人员来说，不知道他们的芯片设计选择将如何影响功率、性能和面积(PPA)是很常见的。但是如果你能在早期就有这些见解呢?这将如何改变您开发RTL设计的方式?这对你的产品价值有什么影响?
传统上，许多RTL设计人员远离物理实现的过程。一旦他们开发了自己的模块，他们就把它扔给实现团队进行集成。然而，对于设计的PPA目标，一组特定的算法或架构方法可能比另一组选择更好，这是很有可能的。当物理实现工程师发现这些影响时，通常已经来不及对RTL进行有意义的更改了。此外，实现报告几乎没有为RTL设计人员提供关于如何改进PPA瓶颈的指导。
现在，RTL设计人员可以在熟悉的环境中调试问题，并在芯片设计的早期阶段进行有影响力的更改。整合Synopsys RTL架构师具有市场领先的物理感知RTL分析、探索和优化系统Synopsys对此威尔第®自动调试系统在大多数RTL设计人员非常熟悉的环境中提供了这些见解。请继续阅读，了解更多关于该工具集成如何为您提供新的超能力的信息。
在RTL设计中，PPA不一定是事后的想法
RTL设计社区倾向于以验证为中心，大多数工程师具有前端RTL和验证专业知识，少数工程师具有后端综合和位置和路线专业知识。RTL工程师倾向于构建功能性RTL，对其进行模拟以确保代码能够完成预期的任务。传统上，他们将完整的合成视为后端问题。PPA和编码问题通常是事后考虑的，在设计周期的后期考虑。到目前为止，RTL工程师还没有一种可以在RTL设计工具包中吸收PPA反馈的工具或方法。
如果没有一种方法来探索和理解块级RTL在更高级别(分区、子芯片或芯片)上的影响，就没有一种简单的方法来执行快速、增量的RTL综合。因此，直到RTL移交给物理芯片设计团队进行实现后，直到几周或几个月后才发现问题。到这个时候，通常很难改变设计来改善PPA。更改可能会打破测试、时序和功率限制。相反，改进PPA的工作留给了后端团队。但是，等到地点和路线阶段才改进PPA会导致较小的PPA收益和较长的运行时间。在高级节点上，在实现期间改进PPA更具挑战性，因为由于必须遵守大量的代工规则，移动单元格和线路更加困难。
另一种常见的情况是合成宽裕度的RTL。然后，RTL设计被用于布局和路由，后端工程师必须应对过度利润，并应用优化技术来满足他们的PPA需求。然而，芯片设计流程越深入，任何更改所产生的影响就越小。因此，这种方法不能对设计产生有意义的影响，也不能让工程师以适当的方式灵活地定位他们的产品。
物理优化的RTL速度设计关闭高达5倍，具有更好的PPA
RTL Architect与Verdi平台的集成为RTL设计人员提供了在实现团队发现问题之前解决问题的能力。这将对PPA产生更大的影响，并减少实施所花费的时间。
RTL Architect是业界首个具有物理感知的RTL分析、探索和优化系统，并集成了签收技术。该解决方案使用了一个快速、多维的实现预测引擎，可以预测RTL更改的PPA和拥塞影响。随着Verdi系统的集成，RTL编码员现在可以使用熟悉的环境来调试PPA瓶颈。RTL架构师在幕后执行预测综合和实现，并交付报告，因此RTL设计人员不需要物理设计背景就可以得到结果。
工作流程如下:
- RTL Architect执行快速、可预测的综合和实现。
- RTL用户启动Verdi调试环境，然后从RTL Architect读取RTL和PPA数据。
- Verdi系统显示一个具有排序/过滤机制的高级表，例如基于最坏时间的模块、最坏功率、最坏拥塞。时序、功率和拥塞的度量信息由层次结构和构造/线路聚合。因此，RTL开发人员可以很容易地看到一些信息，比如特定“case”语句消耗了多少电源，或者由特定块引起的总拥塞。
- 熟悉Verdi环境的RTL开发人员可以在他们的RTL上看到PPA指标，并根据这个众所周知的设置进行更改。
- 修改RTL代码后，RTL设计人员可以使用RTL Architect再次分析时间、电源和拥塞。
总的来说，这两个解决方案之间的集成为综合/实现工程师和RTL开发团队之间搭建了一座极好的桥梁。可以轻松地共享PPA数据库，以便向RTL开发人员提供实现质量度量。
除了增强的PPA结果之外，RTL Architect和Verdi环境之间的集成还减少了RTL移交的数量，从而比传统的综合和后端芯片设计流程快3倍到5倍。统一的GUI工作台为团队提供了层次结构、布局、单元格和RTL代码的多层视图。无论RTL设计人员的目标是定位时间瓶颈、精确定位电源问题、识别由逻辑或布局引起的拥塞，还是优化平面图，他们都可以从熟悉的Verdi环境中完成这些工作。
要进一步了解实际的解决方案，请查看技术演示和预览版注册在这里观看完整的演示。
在SNUG硅谷了解更多
您还可以从我们即将举行的技术会议中了解更多关于集成产品的信息舒适的硅谷在圣克拉拉会议中心举行的会议:
- 11:15a.m。——场说明会。，March 29: Synopsys RTL Architect use case model to improve RTL quality: Arteris designer experience
- 1:30p.m。——2:15p.m。，March 30: PPA optimization using RTL Architect: Meta learnings
随着半导体领域的竞争持续升温，RTL设计人员再也不能忽视他们的设计选择对PPA的影响。RTL Architect与Verdi环境的集成提供了一种简单的方法，可以更早地了解PPA问题，因此可以解决这些问题，从而实现更好的产品和更快的RTL关闭。
