如果你冲剂或可口可乐,你可能想让你drinkage可用在很多地方很多人。所以你需要生产的地方,然后卡车别处。问题是,大多数的饮料是水,水很重,需要很大的空间。拖着它在全国是一个艰巨的任务。但即使你的产品主要是水,增加你的价值在哪里的味道。和水可以在几乎任何地方。所以生活可以更有效的如果你只船,你独特的一部分,味道,本身——比如说,在粉或糖浆形式——然后加水本地饮料将被大火吞噬。毕竟,你关心的味道;你真的不在乎(多)的水。
这和什么技术?我们会看到,昔日的传统测试计划运送大量的水从测试人员正在测试的设备,已发现和方法需要改善,停止运输水和船只有调味。
老方法在集成电路测试数字逻辑搭配使用的扫描链。扫描链水龙头重要电路节点,这样你就可以设置测试条件,执行一个测试,获取结果,然后扫描出来。假设你想要测试的组合逻辑块有7个输入三输出。如果你的扫描链有5000个细胞,那么你将在5000位扫描——七你关心(“关怀”比特),其余的(“根本不在乎”比特)无关。一旦捕获结果,你扫描了5000位,三个你关心。这是一个效率的0.1%——相当于99.9%的开销。认为护理位调味,也不在乎位水:你运输大量的水。
统计数据显示,位在测试模式的大部分——超过90%也不在乎。为了解决这个问题,压缩技术今天允许高达200 x压缩。但国际半导体技术发展路线图(也是)预计需要一个几乎2000倍压缩比的比特数到2015 -怎么会到那里呢?
首先,一个很重要的问题:为什么这很重要?一个简单的原因:测试成本。测试人员的费用是昂贵的,测试芯片的时间越长,更多的测试成本被归因于芯片和芯片制造更加昂贵。我们不会进入整个经济“足够测试是多少”的问题;我只想说,无论你决定做测试,这样做得更快更好。也是看到测试需求增加到了这样一种程度,需要更高的压缩保持成本不变。
旧的测试方法提要大型变压器测试模式直接从测试人员正在测试的芯片。这些测试模式是由一个自动测试图案发生器(生成)程序,分析了电路根据特定的故障模型。旧的测试通常关注”停留在“错误;今天额外的缺点——桥接、依赖环境和过渡的缺点等等——被添加到混合,贡献更多的测试模式已经很大的集合。
因为任何给定的测试模式只有几个有用的应用部分,剩下的部分充满了随机1和0只填写模式(或填充扫描链)。测试模式设置然后提供测试设备,这身体数据连续扫描,扫描结果,和几位重要的结果进行了比较预期的结果是否测试通过。
扫描一个运转良好的体系结构是IEEE 1149.1 JTAG设置,它指定一个20 mhz时钟。按照这个速度,在5000位扫描,扫描回来需要10000扫描时钟周期在50 ns,总共500µs只是为了装卸测试(不执行测试)。这实际上是保守的,因为卸载一个扫描和加载下一个扫描可以重叠,切割的时候或多或少一半。但即便如此,如果你认为大部分的测试模式,必须提供良好的覆盖multi-million-gate设计,实际经验的事实是,测试时间很容易被一些昂贵的秒。
我们这里有一个很大的问题——这是一个巨大的机会:我们用大量的时间来加载和卸载,超过90%是无用的。那些根本不在乎位也必须存储在内存模式测试。随着测试套件的增长,那么所需的测试人员记忆。如果内存需求增长超出了一个测试人员可以处理,那么你需要多个从硬盘加载——一个完全站不住脚的时间加法器来测试。是的,测试人员可以预期增长记忆。但有很多昂贵的测试人员,不会很快被否决。和谁愿意支付更多的内存来保存数据超过90%无用?这就像提供9 x越来越多的卡车容量的水,有一点好的调味料。
打破链
减少扫描链加载时间的第一步是分手链有很多小链而不是一些长句子。你不能去疯狂,因为,正如克里斯Allsup Synopsys对此警告说,有太多的链上创建路由拥塞芯片。但即便如此,有更多的连锁店工作只有如果你有更多的外部针可用并行加载——如果你多路复用通过一个销,你没有得到任何东西。
你可能只是添加大量的扫描输入插脚,但增加销数不是一件好事,特别是因为你不能分配许多专用的测试针。如果你想有更多的别针,你一般需要合力完成一些针的功能,使一些正常的输入或输出针进入测试针当你进入测试模式。但随着导师的格雷格·奥尔德里奇指出,在许多应用程序中有更少的简单数字可用别针因为性能和集成将更多针进入高速串行元件或模拟元件。
奥尔德里奇先生还指出,另一种方式来提高测试效率,因此成本是测试超过一次一个芯片测试仪——即所谓的“多站点”测试。但是测试人员只有这么多的测试信号,它可以操纵:如果分享那些在多个芯片,如果每个芯片都需要大量的别针,那么你不能像许多芯片同时测试。底线,有很多理由让销数低实用。
保存加载时间和真正的关键测试内存加载减轻测试人员的要求也不在乎。相反,添加一个电路芯片本身,可以生成并't-cares内部。如果它可以驱动许多短并行扫描链,然后你可以加载一些保健比特从外面一切做了几针,在减少内部时钟周期。瞧:你有“测试压缩。“每个人都赢了。在一些额外的死区电路的成本。
soc的一般体系结构,使用测试压缩很直观:测试输入提要一个解压缩引擎,这助长了串并行扫描链,收集起来的一个压缩机,结果发回。当然,细节很重要。有许多方法来做这个工作,和很东西。特别是如果你想要涉足数学。你是这些人中的一员,变得有点可疑的上下文中看到多项式数字逻辑?线性反馈移位寄存器(LFSRs)曾经让你有点恶心?做好准备,因为这里涉及到对这些变异的。但我们不会发疯;我的眼睛呆滞至少早在你做的。
时间来减压
我们现在关注减压部分,信号从测试人员和转化为有用的扫描链。Synopsys对此所使用的方法的DFTmax概念上更容易一点,因为它涉及到他们所谓的“自适应扫描”的方法。他们有几个别针,提供护理部分通过一系列的多路复用器到适当的扫描链。这些多路复用器可以动态改变;测试模式可以shift-by-shift基础上调整它们。因为每个外部销可以指向多个内部扫描链,每个关心一点也可以装上许多其他扫描链作为一个根本不在乎,所以以这种方式,相对较少的护理位同时满足需求的护理,也不在乎数据。Synopsys对此索赔100 x压缩可能通过这个电路,模面积成本小于一些替代方案。
导师的方法是更相关。他们用他们所谓的“嵌入式确定性测试”(美国东部时间)系统,其中包括两个电路:“戒指发生器”产生保健和分配他们根本不在乎比特和移相器的扫描链。整个系统让我想起了一个魔方,你移动一个广场的地方具体通过所有的方块通过一系列的操作,在你最意想不到的时候,把广场你关心到正确的位置。事实上,对于一个给定的数量和长度的扫描链,导师是指块碎片在这些连锁店作为一个“立方体试块”。
环生成器是一种特殊的LFSR的折叠,形成减少扇出和路由要求对传统LFSRs显然是一个挑战。这样一个电路通常被用来生成伪随机输入,而是他们已经添加了几个临界点”注入“确定性”的种子。“这些种子通过环形发电机加上参数,通过移相器,发送和神奇地创建护理位扫描链在正确的地方。
好吧,也许不神奇。事实上,这个过程是向后滚的导师TestKompress软件,了解需要哪些保健比特在扫描链。软件有效地需要的所有步骤的移相器和环形发电机反算出哪个部分注入时所有的工作。这样做,它会创建这个立方体试块充满了几位,很多pseudo-randomly-created也不在乎位。导师要求压缩比在100 - 200 x范围使用这种技术。
与计划,也不在乎位将帮助弥补其他故障的意外收获。压缩软件可以尝试利用,将这些比特从“根本不在乎”到“关怀”为额外的保险,和其他调整也不在乎位,这样更多的测试完成在单个测试模式。您现在有压缩由于不仅减少碎片,还更多的缺点为每个测试覆盖。
但是你不能把这个太远了。Synopsys对此情况下,你还必须能够符合多路复用器允许的配置;并不是所有的任意组合位在测试模式将是可能的。在导师的情况下,测试的创建多维数据集本质上是一个联立方程的问题。保健位越多,越约束你将方程组。在某种程度上,如果你有太多的照顾,没有办法让它工作——没有解决的办法。它就像试图得到一个魔方为物理上不可能的配置的任意组合动作。
还有其他的工具和方法;自己的VirtualScan减压器使用XOR逻辑块,和节奏的遇到测试架构师使用的减压器可以是一个XOR块或者一个电路多输入签名登记(OCMISR) LFSR的另一种味道。
把压缩的结果
一旦你得到了数据到芯片并进行测试,另一个重要的工作是看结果。保存周期,而不是阅读所有的扫描链,结果所有扫描链结合在一起,通常使用XOR树(导师、Synopsys对此,自己和一个节奏选项)或MISR(另一个节奏的选项)。这提供了一个n:1压实,n是扫描链的数量。
但也有一些故障。首先,多个故障可能迷路。例如,用一个简单的XOR树,多个故障将只发现如果有奇数。如果人数是偶数,他们彼此抵消,一切看起来桃色的,当它不是。这是缓解的一个给定的故障可能会发现在不止一个的测试模式中,使它不太可能的故障完全逃脱。
这也让人无法诊断特定的失败,因为你得到单个位的组合扫描链。在压缩机旁路可以提供所以当检测到故障时,测试可以重复在旁路模式失败的个人一点(s)。
另一个证据确凿的妖怪是事实,并不是所有的部分电路是在著名的州。记忆,浮动公交车,和许多其他来源有助于未知状态,或“x状态。“问题是,如果你不能预测所有的值被压实,然后你不知道一个成功的测试是什么样子。为了解决这一问题,许多X-state掩蔽方法已经被添加到允许扫描链与X-state被换出的压实,取而代之的是一些已知的常数值。
导师最近宣布一种改进Xpress压实机,允许更灵活的X-state掩蔽。旧版本时能见度只有单一故障屏蔽;新版本允许有效检测。此外,他们使用两级压缩机,加载了几个周期的正常压实机的输出然后再压缩,提高了压缩比的结果。
你可能会注意到的一件事是事实测试创建模式密切相关的测试电路。一旦你从一个给定的供应商中选择一个测试结构,还必须使用他们的生成时间和压缩软件。为了解决这个问题,Accellera创造了开放压缩界面(OCI)标准,去年提交IEEE的IEEE 1450.6 - 1,工作进展顺利。这个标准提供了一种方法来创建一个文件描述诸如压缩和压缩电路的性质,因此,理论上,任何生成的软件包可以阅读它并生成压缩测试。
我们去哪里呢?
所以…在此背景下,进一步压缩在未来的机会在哪里?如果目前的比率在50 - 200 x范围,实际上,会让我们比10 x改进呢?似乎低挂的果实已被采摘。据推测,新思想将继续展开在剩下的七年,直到也是预测到期;几个例子给一个想法的机会仍然存在。它们本身并不是所有的数据压缩,但所有旨在减少测试时间。
- 同时测试相同的块。许多soc的众多实例相同的块。同时发送相同的测试都可以节省周期和时间。
- Over-clocking测试电路。内部减压引擎可以达到比数据被加载,导致更快的加载的扫描链。
- 更快的扫描频率。装载数据更快的使事情更快。咄。但在某种程度上可能需要高速串行互连。
- 更多data-munging想法。一个例子是包含行程长度编码。如果有64个连续1 s,不加载64 1 s;指定“1 64年代”,这需要更少的数据。好吧,这是有点复杂,你需要一些死空间包括run-length-expanding电路,但你可以想象的。
最后,压缩是一个统计指标。一些测试集压缩比其他人更好。和一些设计会借给自己某些压缩技术超过他人。所以没有一个正确的答案;它必须是一个压缩的想法和选择,让组合,平均,为我们下一个数量级压缩我们需要。
还有另一个需要记住的。国际半导体发展路线图试图超前预测未来需求。天气预报不确定性(他们修改他们的预测年度),他们可能比大多数芯片设计者注意进一步看。尽管额外的压缩可能确实需要在未来,Allsup先生指出,“大多数客户没有指出需要更大的压缩级别,“而是有其他优先事项改善测试——诸如改进考虑功率和时间在测试模式。这显然会影响优先给压缩方案测试技术的发展。
