2011年6月6日，比利时鲁汶市和加利福尼亚州圣何塞市，imec是一家世界领先的纳米电子研究机构，Cadence Design Systems, Inc.(纳斯达克股票代码:CDNS)是全球电子设计创新的领导者，今天宣布了一项新技术，为部署3D堆叠ic (3D-ICs)的设计团队提供自动化测试解决方案。随着电子公司越来越多地转向3d - ic作为提高电路密度的一种方式，并在空间稀缺的移动和其他应用中以更低的功耗实现更好的性能，该技术解决了所涉及的测试挑战。
这次imic - cadence合作提供了测试设计(DFT)和自动测试模式生成(ATPG)技术，可以更容易地测试具有“通硅通道”(TSV)功能的3d - ic，并有助于确保堆叠系统按预期工作。
在基于tsv的3D-IC设计和技术的综合研究项目中获得的见解使imec能够将DFT架构扩展到传统(2D) ic，具有几种新颖的功能(自2010年第一季度以来正在申请专利)。3D DFT架构基于芯片级测试封装器的概念，可以在堆叠前(“粘合前测试”)、堆叠中(“粘合中测试”)和堆叠后(“粘合后测试”)以及封装后使用tsv和微凸点测试芯片。
Cadence高级架构师Brion Keller表示:“这种新的DFT解决方案是我们Cadence®致力于3D-IC新兴领域的最新例子。“在过去的两年里，我们推出了3D-IC TSV和硅插入器功能，就在三个月前，我们推出了业界首个广泛的I/O内存控制器IP解决方案，具有强大的3D-IC集成环境。协作是有效实现Silicon的基本要素，也是我们坚持的EDA360愿景，这次与imec的合作就证明了这一点。”
imec首席科学家Erik Jan Marinissen表示:“利用3D-IC和TSV技术，电子公司期待创造新一代超级芯片。”“imec-Cadence以最小的面积开销插入DFT结构，ATPG方法有助于实现tsv的零制造缺陷。这种独特的产品降低了风险，并促进了这些芯片的成本效益制造。”
Cadence和imec创建了设计流程自动化，将3d增强的基于IEEE 1500的芯片封装器添加到现有的芯片设计中。这是通过增强Cadence Encounter®RTL编译器合成产品中现有的IEEE 1500包装器插入支持来实现的。客户设计的初步结果表明，3D DFT结构的实现可以忽略不计，面积成本约为0.2%，这远远低于一些电子行业的猜测。
关于imec
Imec在纳米电子学方面进行世界领先的研究。Imec将其科学知识与其在ICT、医疗保健和能源领域的全球合作伙伴的创新力量相结合。Imec提供与行业相关的技术解决方案。在独特的高科技环境中，其国际顶尖人才致力于为可持续社会的美好生活提供基石。Imec总部位于比利时鲁汶，并在比利时、荷兰、台湾、美国、中国和日本设有办事处。其员工约1900人，其中包括500多名工业居民和客座研究人员。2010年，imec的收入(损益表)为2.85亿欧元。更多关于imec的信息可以在www.imec.be．
关于节奏
Cadence推动了全球电子设计创新，并在当今集成电路和电子产品的创造中发挥着重要作用。客户使用Cadence软件、硬件、IP和服务来设计和验证先进的半导体、消费电子产品、网络和电信设备以及计算机系统。该公司总部位于加利福尼亚州圣何塞，在世界各地设有销售办事处、设计中心和研究机构，为全球电子行业服务。更多关于该公司，其产品和服务的信息可在www.cadence.com．
