芯片设计总是由一系列循环组成。做点什么，检查效果，修复问题，再检查，希望能找到解决方案。EDA工具开发人员关注的很大一部分是使这些传递更快，并减少传递的数量。

在每个布局阶段结束时必须检查的关键事项之一是布局是否符合设计规则。几年前drc检查部分开始转向实时使用Mentor的Calibre工具，该工具主导了DRC检查。它开始于Mentor自己的InRoute(用于数字)，然后是RealTime，用于集成到自定义布局工具，如Laker(以前是Springsoft，现在是Synopsys)。这意味着DRC规则会在每次布局更改时立即检查，从而消除长循环的一个方面。

然而，其中没有理解的是布局的电气方面——r和c(主要是寄生的)，随着你把芯片放出来而累积起来。Cadence刚刚宣布了一项改变。他们称之为“电感知设计”，它将提取和部分验证从循环的末端转移到“实时”。你可以前馈电压/电流点从电路模拟和监视器，因为你做布局;您可以建立约束条件并跟踪遵守情况;当你在布局中所做的某些事情产生了电磁问题时，你可以得到警告。您推送一个多边形，工具会立即重新计算寄生并更新性能数值，并在必要时发出警报。

这里最大的好处是，它允许设计师“通过构建聚合”，而不是做一个完整的布局，然后发现所有的问题。它还能让设计师们发挥更多的优势。如果你的时间表很紧(谁不是呢?)，那么你可能会过度设计让事情通过——你不会为了优化而返回并“撤回事情”，直到它们失败，因为那将花费太长时间。但有了布局影响的实时视图，你可以看到你是否过度设计，然后立即做出调整，以实现更好的平衡。

对于自定义和模拟设计师来说，这是一个简单的概念，但却具有有趣的潜力。(如果你想知道实时DRC, Cadence也已经有了。)

你可以在他们的释放．

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