取决于你跟谁,摩尔定律说,每18 - 24个月增加一倍的东西。这可能是速度或的晶体管数量。但这些天,因为物理丑恶的,性能是退居晶体管密度。然而,有第三个参数一直是被认为是代表密度:成本。

更多的晶体管的假设一直是在一个小空间,你可以把这一切都要便宜。这是一个好的假设了很长一段时间。要么你得到更多的骰子/晶片,提高规模效益,或者,通过包装更多的晶体管到相同的空间,你可以做更多同样的价格。想到现在的单片机可以得到同样的价格四NAND盖茨曾经吩咐。

但这流程节点之间的联系进展和改善成本分解。看到的证据,你必须看看Imec最近的西方技术论坛和半导体。演讲后表示警告说,成本是一个问题,和各种线下讨论增强点。

更大的晶圆?

两个旋钮我们降低模具成本一直是晶片大小和晶体管的大小。现在,步骤正在进行中,以450毫米晶圆,但这些步骤进展缓慢。有很多的工作和大量的基础设施,伴随每一个晶片大小的变化,以及新的面积必须分配在工厂新设备或旧空间必须摆脱旧设备的重新分配。(或新设备适应多晶片大小…)

在过去,这是显而易见的。不是这时间:根据林研究的马丁•Anstice在Imec的论坛,450毫米晶圆不会批量生产到2018年。从现在开始的很长一段时间,之间有很多问题要解决。回报并不是像它曾经是保证。

把小骰子和一个庞大的晶片,你最终比很多公司需要骰子。这可能表明,有些人可能会坐这过渡。这可能杀死交易:Anstice先生敦促这唯一的方法可以是如果每个人都这么做。犹豫不决表明450毫米可能不是显而易见的next-step-in-cost-reduction,否则我们会认为是理所当然的。

FinFETs吗?FD-SOI吗?

如果我们能不能指望晶片大小的保证降低成本,然后是晶体管大小寻找帮助。但是这里有一些研究。

接收到的智慧是FinFETs下一步在晶体管技术,然而,成本是造成恐慌。当然,下面的一些来自Soitec,入股这场比赛,但他们的论点是,更多的人看FinFETs,越多他们后退,关心技术的成本。如果FinFETs不提供所需的经济学,那么你将在哪里?

好,有一些人在房间的后面疯狂地挥舞着他们的手当老师拒绝选择。因为他们已经有一个答案,获得智慧背道而驰,这种答案很少找到欢迎观众。但鉴于FinFET成本,Soitec说耗竭SOI (FD-SOI)是被人另一个看起来可能没有注意几年前。

当FinFET第一次到现场严肃地讨论FD-SOI仍是一个选项,我们回头又看了看两种相比。我们几年后,FinFET的火车离开车站,但人们正在重新考虑其目的地。我们已经知道,FinFETs是复杂的,为什么这是一个惊喜吗?为什么我们现在重新考虑毕竟FD-SOI是否工作?

根据Soitec史蒂夫·朗格利亚,当企业制定战略方向时,FD-SOI仍有一些基本问题需要证明。该技术成功的关键是能够控制薄活性层的厚度。公差是±5在300毫米晶圆(450毫米晶圆片上变得更加困难)。他比较,试图创建一个平面,比如一个巨大的停车场,从旧金山到芝加哥不超过半英寸高度变化。(永远记住,这两个城市是在不同的海拔…你太文字。)

英特尔决定时追求FinFET,这个厚度控制还没有被解决。然而,现在有了SmartCut技术。但是,正如圣强化了,主要的商业促进FD-SOI和GlobalFoundries,一次英特尔宣布FinFET,有直接的压力每个人的肚子,说,“是的,我们做的。“所以急于FinFET开始,现在据说摇摇欲坠。

点是继承人晶体管技术可能带来更高,而不是更低成本,而FD-SOI更便宜。是的,原始晶片成本3 x标准硅片成本,但处理更简单,你回来的时候你已经填充了晶片。

FD-SOI带我们能走多远?Soitec说鱼翅需要10 -和7-nm节点,尽管Leti和圣在soi硅平面FD-SOI工作。当然,这只能如果现在有人使用技术晶圆厂工作。圣说,他们的第一个ST - ericsson模完成,其他骰子将在2015年28/20节点。(20通常被看着是28互连FinFET晶体管——这个概念变得一团糟如果你不使用FinFETs。)

根据Leti, 14纳米FD-SOI设计工具包应该在今年第三季度(我们目前正在);soi模式定于明年第一季度,soi设计包一年后。

顺便说一下,只是添加一些3 d-ness FD-SOI, Leti实际上是在叠加多个活动层晶片。这将包括一个设备/局域互连被另一个设备层,后跟一个互连层/局域互连层然后端互连的标准。诀窍是找到一个方法来激活掺杂物在第二层没有第一层也搞砸了。程公司显然已经表示有兴趣,但pipecleaner应用程序尚未确定。

一种可能性是,至少在两个节点,FD-SOI可能缓解成本压力。但是,FinFET的照片吗?像英特尔这样的人(或显然不是阿尔特拉或Achronix或横膈谁将使用英特尔FinFET的过程)。除了成本,FinFETs有更多的驾驶对于一个给定的区域,所以对于绩效导向的设计,性能可以命令一个体面的价格,FinFET将答案。更在SoC空间,混合电路,拥护者说FD-SOI可以提供更多的利益(尽管英特尔也宣布了一项SoC版本FinFET技术)。

还有另一个晶体管被扔进的混合结构SuVolta。但是这样的讨论主要是力量,我们要调查的详细进展未来的文章。

光刻技术?

我们已经看了两个cost-lowering旋钮:更大的晶圆和晶体管的基本结构。除此之外呢?即使FD-SOI提供了一些救济对某些人而言,它最终会耗尽。这给我们带来了光刻的多年生替罪羊:EUV。

我们已经讨论过EUV次数,图表的主张进步——其中一些过早,损害行业的可信度。但在过去的会议在我看来,人们认为是风险EUV可能错过它的窗口的机会与其他技术赶上并通过它之前所有的EUV问题被解决。

但这一次,情况不同。人讲过定向自组装有进取心的人,这是可能超过EUV的一件事。但是猜猜:尽管由于乘法,DSA可能会给你不错的平行线没有咄咄逼人的光刻,你仍然需要能够减少这些线为了形成实际电路。这些削减是至关重要的。现在,很多人仍然希望EUV让这一政策。

是的,这是可能的,ebeam光刻技术可以帮助,使用CEBL的概念,但Leti看到ebeam吞吐量在2015年10片/人力资源集群(让你100 w /小时)。保本吞吐量的EUV是50 - 60 w /人力资源,根据Imec。虽然你不能比较的平衡没有比较成本,它仍然需要很多时间来处理晶片在10 w /人力资源比在50或100。Leti正在与映射器来探索这个大道,但我没听到关于ebeam作为后备EUV除此之外。

事实上,我真的有感觉到,EUV之后,没有b计划。在过去,这是感觉,如果EUV没有工作,那么它将是一个该死的耻辱给所有的工作和投资,但我们会克服它。这次感觉“不工作”并不是一个选项。

剩下要做的EUV什么?我们关注源动力性感的一面EUV开发在过去。Imec的最新报告EUV是80 W预计到今年年底,2015年250 W。9-nm半场线已经证明,这是一个起动的问题——暴露而言。

但不性感是抵制和面具。他们仍然抵制保持模式优化15-nm崩溃的范围。当地CD一致性的挑战也有限接触22纳米左右。面具,可以总结为一个词:重点缺陷。努力减少缺陷——测量每接触缺陷——正在进行添加。

所以无论是晶片大小、晶体管结构,或基本的光刻技术,成本是在每个人的心头。甚至西方国家半导体的中心主题基调由GlobalFoundries Ajit Manocha首席执行官。重要的是,这不是一个战争宣言对成本:这是一个战争宣言,尚未在许多方面。这是一个召唤部队协助摇摇欲坠的最初迹象在3月从节点到节点。大部分的战斗即将到来。

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